嵌入式实时系统容错集成技术的研究

计算机科学 ›› 2006, Vol. 33 ›› Issue (5): 277-281.

嵌入式实时系统容错集成技术的研究

出版日期:2018-11-17 发布日期:2018-11-17
基金资助:
福建省2003年青年科技人才创新基金（2003J020）、福建省2004年自然科学基金（A0410004）、厦门大学新世纪优秀人才支持计划基金,厦门大学院士引进基金.

Online:2018-11-17 Published:2018-11-17

摘要/Abstract

摘要： 本文提出了一种用于嵌入式实时系统的集成检查点回卷、任务重复和DVS的容错方法。该方法支持处理器速度的在线调整，并根据系统的特点，分别插入额外的SCP或CCP点，有效使用检查点的存贮和比较功能，减少任务的执行时间，提高系统性能。通过概率原理导出了该方法任务的平均执行时间。仿真结果表明在DMR系统上，与原有的方法相比。所提出的方法明显减少了任务的平均执行时间。在此基础上，进一步提出了可适配处理器速度的算法，在减少任务执行时间的同时又节约系统能源。本文研究成果也可用于其它任务重复系统，如TMR-F、DMR-F-

关键词: 设置检查点,任务重复,DMR,DVS,SCP,CCP,CSCP 嵌入式实时系统容错集成技术

Abstract: An integrated fault tolerance approach that provides checkpointing, task duplication and DVS （dynamic voltage scaling） for embedded systems is presented in this paper. This paper shows that, by supporting processors＇ speed adjustment during task execution

Key words: Checkpointing, Task duplication, Double modular redundancy, Dynamic voltage scaling, Store-checkpoint, Compare-checkpoint, Compare-and-store-checkpoint

. 嵌入式实时系统容错集成技术的研究[J]. 计算机科学, 2006, 33(5): 277-281. https://doi.org/

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